Kako uporabljati Vivado Simluation: 6 korakov

2024 Avtor: John Day | [email protected]. Nazadnje spremenjeno: 2024-01-30 12:07

Ta simulacijski projekt sem naredil za spletni tečaj. Projekt je napisal Verilog. V Vivadu bomo uporabili simulacijo za vizualizacijo valovne oblike v enable_sr (številka za omogočanje) iz predhodno ustvarjenega projekta štoparice. Poleg tega bomo s sistemsko nalogo prikazali napake, ki smo jih naredili pri načrtovanju.

Korak: Dodajte vire in izberite »Dodaj ali ustvari vire simulacije«

Korak: Ustvarite datoteko z imenom Enable_sr_tb

Korak: Ustvarite datoteko Testbench

1. Uvozi modul enable_sr iz projekta štoparica. To je datoteka, ki jo želimo simulirati

2. Ustvari testbench modul enable_sr_tb ();

3. Vnesite vhode in izhode modula enable_sr (). Ne pozabite, da so vhodi za enable_sr zdaj v registrskem tipu, medtem ko izhodi postanejo neto.

4. Naredite preskusno enoto (uut), ki je enable_sr

5. Ustvarite uro, katere obdobje (T) je 20ns

6. S pogojnim stavkom ustvarite sistem za preverjanje napak. V tem primeru želimo preveriti, ali je aktivnih več kot ena številka.

Opomba: V prvotni datoteki enable_sr () bi morali vzorec zagnati kot 4'b0011, tako da sta dve števki aktivni za ustvarjanje napake

7. Za prikaz napake uporabite sistemsko nalogo $ display

8. S sistemsko nalogo $ finish dokončajte simulacijo v času 400ns

4. korak: Enable_sr_tb nastavite kot najvišjo raven pod simulacijo

5. korak: Zaženite sintezo in vedenjsko simulacijo

1. Preden zaženete vedenjsko simulacijo, zaženite sintezo in se prepričajte, da v datoteki testbench in enoti v preskusni datoteki ni nobenih sintaktičnih napak
2. Zaženite vedenjsko simulacijo

Korak 6: Ocenite rezultat simulacije

Videli boste okna za simulacijo. Vsebuje različne plošče.

Sporočilo o napaki se prikaže na plošči konzole. To kaže, da je v obdobju simulacije aktivnih več kot ena številka.

V obsegu si lahko ogledate tudi valovno obliko

Priložena je projektna datoteka.